Compensated Op-Amp Design: Theory and Practical Insights

연산 증폭기를 설계하려면 성능, 특히 이득과 안정성을 최적화하기 위해 신중한 바이어싱과 부품 선택이 필요합니다.

### 보정 연산 증폭기 설계하기: 이론 및 구현
* 🔍 이 세션에서는 먼저 관련된 이론적 개념을 이해하여 **보정 연산 증폭기(연산 증폭기)의 설계**를 살펴봅니다.
* ⚙ 단일 스테이지 연산 증폭기는 주로 작은 신호를 증폭하는 데 사용되며, 효과적으로 작동하려면 **DC 전압(VDD)과 바이어스 전압(V 바이어스)으로 적절한 바이어싱**이 필요합니다.
* 📈 회로의 작은 신호 이득은 **회로의 트랜스 컨덕턴스(GM)와 저항(R)에 비례하는 V 입력에 대한 V 출력**으로 정의됩니다.
* ⚠ 그러나 이 기본 증폭기 구성은 **RD의 프로세스 변화로 인해 이득이 달라져 이득이 낮고 일관되지 않아 많은 애플리케이션에서 비실용적**이라는 중대한 단점이 있습니다.
* 🔄 성능을 향상시키기 위해 활성 전류 미러 부하와 함께 차동 쌍을 사용하므로 **VDD에서 노드로의 적절한 전류 흐름**을 보장하기 위해 부하 유형을 신중하게 선택해야 합니다.
* 📊 입력 공통 모드 범위(ICMR)는 모든 트랜지스터를 포화 상태로 유지하기 위해 계산해야 하며, **최대 및 최소 전압 제한은 회로 내 MOSFET의 바이어스 조건**에 따라 결정됩니다.
* 🔄 2단 연산 증폭기의 경우, 트랜스 컨덕턴스 및 출력 저항 조정을 통해 이득을 높이는 동시에 신호 무결성을 유지하기 위해 **부하 효과를 피하는 것**이 중요하다는 점에 대해 설명합니다.
* 📉 궁극적으로 연산 증폭기 설계는 스테이지의 컨덕턴스에 영향을 받는 **DC 이득에 대한 이해**에서 정점에 이르며 전체 회로 설계에서 **안정적인 위상 마진**을 달성해야 하는 과제를 강조합니다.

### 회로 설계의 안정성을 위한 밀러 보정 이해
* 🔧 밀러 보정은 극 위치를 조작하여 회로의 안정성을 향상시키는 데 사용되는 기술로, 특히 안정성을 위해 **최소 위상 마진을 45도로 유지**하는 것을 목표로 합니다.
* 📉 회로에서 두 극이 서로 가까워지면 위상 마진이 감소하므로 **밀러 보정을 사용하여 한 극을 원점에 더 가깝게 이동**하고 다른 극은 상대적으로 안정적으로 유지합니다.
* 📊 보데 플롯은 밀러 보상이 극에 미치는 영향을 보여 주며, **첫 번째 극이 원점을 향해 이동**하여 본질적으로 안정된 단일 극 시스템처럼 작동하는 시스템을 만듭니다.
* ⚖ 입력의 유효 커패시턴스는 회로의 음의 이득으로 인해 증가하며, 이는 **극 위치 및 안정성**을 결정하는 데 중요합니다.
* 🔍 두 번째 극의 위치는 **유효 컨덕턴스와 커패시턴스의 영향을 받으며**, 전체 시스템 설계를 통해 **첫 번째 극이 두 번째 극보다 원점에 훨씬 더 가깝게 위치**하도록 합니다.
* ⚠ 오른쪽 하프플레인 제로가 있으면 **위상 지연이 발생**하여 위상 마진에 부정적인 영향을 미치고 안정성 문제로 이어질 수 있습니다.
* 📈 목표는 **첫 번째 극이 원점에 매우 가깝게 위치**하도록 시스템을 설계하는 동시에 **두 번째 극과 모든 0이 유니티 이득 대역폭(UGB)에서 멀리 떨어져 안정성**을 유지하도록 하는 것입니다.
* 🔄 오른쪽 반평면 영점의 효과를 상쇄하기 위해 회로에 저항을 추가하여 **영점을 무한대로 효과적으로 이동**하고 시스템을 두 번째 극 구성으로 단순화할 수 있습니다.

OTA-01_Two stage op-amp design on cadence-01_ Miller's Compensation

Amit Bar

보상 연산 증폭기 설계 및 단일 스테이지 증폭기 한계 소개

이 세션에서는 이론적 개념부터 시작하여 보정 연산 증폭기 설계에 중점을 둡니다.

기본 증폭기 회로와 이득 계산(Vout/Vin = -GM*R)에 대해 설명합니다.

RD의 상당한 변화와 낮은 게인으로 인해 단순 증폭기가 비실용적인 이유에 대한 설명입니다.

단순 증폭기와 연산 증폭기(인버팅 및 비인버팅 단자가 있는 3단자 장치)의 차이점.

활성 부하가 있는 차동 쌍으로 단일 스테이지 연산 증폭기를 도입했습니다.

단일 스테이지 연산 증폭기 회로 및 출력 고려 사항 분석

앰프에 필요한 전류 미러 부하(P 전류 미러) 유형을 결정합니다.

미분 쌍의 꼬리 노드에서 편향에 대한 설명입니다.

임피던스가 낮고 이득이 감소하여 특정 노드(VX)에서 출력을 가져가지 않는 이유에 대해 논의합니다.

신호 흐름 분석을 기반으로 인버팅 및 비인버팅 단자(VA 및 VB)를 식별합니다.

상수 GM 바이어스를 사용하여 현재 소스를 구현할 때 고려해야 할 실용적인 사항입니다.

입력 공통 모드 범위(ICMR) 계산 및 제한 사항

입력 공통 모드 범위(ICMR)의 개념과 트랜지스터의 포화 상태를 유지하는 데 있어 그 중요성에 대해 소개합니다.

입력 전압을 높이면 트랜지스터에 어떤 영향을 미치는지 분석하고 최대 ICMR(ICMR+)을 결정합니다.

트랜지스터 포화도를 유지하기 위한 조건에 따라 최소 ICMR(ICMR-)을 계산합니다.

특히 고급 프로세스 노드에서 이득 측면에서 단일 스테이지 연산 증폭기의 한계가 있습니다.

2단계 연산 증폭기 설계 및 이득 향상

2단계 연산 증폭기 설계로 전환하여 게인을 개선합니다.

현재의 한계를 고려하여 GM과 Rout을 조작하여 이득을 증가시키는 방법에 대해 논의합니다.

2단 연산 증폭기의 DC 출력 스윙 한계 분석.

2단 연산 증폭기의 전류 분포와 높은 임피던스 노드로 인한 로딩 효과의 부재에 대한 설명입니다.

2단 연산 증폭기의 전체 게인 및 출력 임피던스 분석.

극 위치를 조작하여 안정성을 향상시키는 밀러 보정 기능을 도입했습니다.

충분한 위상 마진을 달성하기 위한 밀러 보상의 필요성에 대한 설명.

밀러 보상이 시스템을 보다 안정적인 단극 시스템으로 전환하는 방법에 대해 논의합니다.

밀러 보정으로 인한 입력 및 출력 커패시턴스 변화 분석.

밀러 보상이 극 위치(P1 및 P2)에 미치는 영향에 대한 추가 논의.

오른쪽 하프플레인 제로(RHPZ)와 안정성에 미치는 영향

오른쪽 하프플레인 제로(RHPZ)의 도입과 위상 마진에 미치는 부정적인 영향.

안정성을 보장하기 위한 폴 및 제로 배치의 설계 목표에 대한 설명입니다.

극과 0으로 인한 보데 플롯의 위상 변화를 분석합니다.

유니티 이득 대역폭(UGB)의 위치에 대한 논의.

위상 마진에 대한 RHPZ의 원치 않는 영향에 대한 설명입니다.

제로 캔슬레이션 기법 및 최종 회로 시뮬레이션

저항(RZ) 추가와 같이 RHPZ를 취소하거나 완화하는 기술을 소개합니다.

제로 캔슬레이션을 위한 저항 RZ의 계산 및 배치.

영점 위치에 대한 RZ 값의 영향과 새로운 극의 도입에 대해 논의합니다.

부품 값 및 전류 사양을 포함하여 시뮬레이션할 최종 회로에 대한 설명입니다.

회로에서 트랜지스터 M2와 M3의 대칭성에 대한 설명.

마무리 발언 및 케이던스 시뮬레이션 설정

책과 온라인 강의를 포함한 추가 학습 리소스를 제안합니다.

회로 시뮬레이션을 위해 Cadence에서 새 라이브러리를 설정하는 방법에 대한 안내입니다.

Cadence에서 새 회로도를 만드는 단계.

회로 설계를 위해 TSMC 65 라이브러리에서 MOSFET을 선택합니다.